Características Familia CPLD X9500
Tienen un alto Rendimiento
- Retardos lógicos de 5 ns pin a pin en todos los pines
- FCNT hasta 125 Mhz(FCNT es la frecuencia más rápida a la que puede trabajar un contador de 16 bit’s cuando se le aplica una realimentación local, también es la velocidad de cambio de un flip-flop)
- De 36 a 288 macrocélulas con 800 a 6400 puertas disponibles.
- Resistencia a 10000 ciclos de programación/borrado
- Programación/borrado sobre todos los rangos de tensión y temperatura comerciales
Bloque de funciones 36V18 adaptable
- 90 términos de producto dirigidos a todas ó a alguna de las 18 macrocélulas dentro del bloque de funciones
- Señales globales y por término producto de clock, output enable, set y reset.
- Soporta el estándar IEEE 1149.1 Test Acces Port (TAP) y el Boundary Scan (técnica de verificación de circuitos impresos montados) también conocido como JTAG
- Modo de reducción de potencia programable en cada macrocélula
- Control de la velocidad de respuesta (slew rate) en las salidas individuales
- Capacidad para programar los pines a GND por el usuario
- Características de seguridad para la protección del diseño
- Salidas de 24 mA
- Capacidad de trabajo de 3.3V ó 5V en los I/O
- Tecnología CMOS 5V FastFLASHTM avanzada.
- Soporta programaciones paralelas de múltiples dispositivos XC9500
- Los dispositivos de la familia son programables en el sistema para un mínimo de 10.000 ciclos de programación/borrado.
En las siguientes tablas podemos observar las diferencias entre los dispositivos de la familia XC9500 de las que destacan:
- La densidad lógica interna, es decir la cantidad de macrocélulas y puertas utilizables.
- La cantidad de registros
- La frecuencia de operación
- Cantidad de pines
Arquitectura de los CPLD's XC9500
Cada dispositivos de la familia XC9500 es un subsistema constituido por múltiples Bloques de funciones(FB) y Bloques Input/Output(IOB)
Los IOB's están interconectados por la matriz de interconexión rápida, que proporcionan Buffers a las entradas y salidas del dispositivo.
Cada FB tiene una capacidad lógia programable de 36 entradas y 18 salidas, siempre dependiendo de la cantidad de pines del encapsulado y las señales OE(Output Enable).
La matriz de interconexión rápida es la encargada de conectar todas las señales de entrada y salida del FB a las entradas del FB.
Este es el esquema de su arquitectura.
Bloques de función o FB
Cada FB está compuesto de 18 macrocélulas independientes, cada una de ellas capaz de implementar una función combinacional o registrada.
El FB genera 18 salidas dirigidas a la matriz de interconexión rápida y a los IOB's
Este es el esquemático de una FB.
Particularmente el CPLD que vamos a emplear XC9572, cuenta con 4 FB.
Macrocélulas
Cada macrocélula de los dispositivos XC9500 puede ser configurada individualmente para una función combinacional o registrada.
El regisrto de la macrocélula puede ser configurado como flip-flop tipo D o tipo T o puede ser bordeado para operaciones combinacionales. Cada registro soporta operaciones asíncronas de set y reset.
Las señales de control globales están disponibles para cada macrocélula individual, incluyendo señales: clock(GCK), set/reset(GSR) y output enable.
Podemos ver en la siguiente imagen a la macrocélula y la FB asociada.
Matriz de Interconexión rápida
La matriz de interconexión rápida conecta las señales de entrada de los FB.
Además todas las salidas de los IOB y todas las salidas de los FBs se dirigen a la matriz también.
La matriz de interconexión rápida tiene la capacidad de combinar múltiples conexiones internas en una simple salida AND antes de enviarlo al FB. Esto incrementa la efectividad del fan-in(capacidad asociada a la interconexión) del FB.
Bloques de entrada salida IOB's
Los IOB's conectan entre si la logica interna y los pines I/O de nuestro dispositivo.
En cada IOB se incluye un buffer de entrada, un Outout Driver, un multiplexor de seleccion(output enable y control ground) programable por el usuario.
El buffer de entrada es compatible con niveles CMOS 5V, TTL 5v y 3,3V.
El output enable puede ser configurado de cuatro formas:
1. Una señal producto término desde la macrocélula
2. Alguna de las señales global OE
3. Poniéndolo siempre a “1”
4. O poniéndolo siempre a “0”.
Conceptos Importantes:
El skew: Podemos definir el Skew como la diferencia existente de tiempo entre el mismo flanco de reloj en varios puntos del circuito.
Duty cicle: corresponde al ciclo de trabajo o ciclo útil.
Lo podemos definir como la relación entre la duración de un pulso (t) y el periodo (T) de una onda cuadrada.
Slew rate: Se entiende por Slew rate a la velocidad con la que puede cambiar el voltaje de salida cuando cambia el voltaje de entrada
El Glitch: Podemos definir el glitch como un pulso eléctrico de corta duración(estrecho) cuya amplitud es menor que el mínimo especificado por un dispositivo para funcionar correctamente(Ejemplo un Flip-Flop que recibe un pulso de disparo mas corto del necesitado)
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